LEAP、超低電圧デバイス開発の成果報告@つくば

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超低電圧デバイス技術研究組合(LEAP)が、2012年12月19日、つくば国際会議場で「低炭素化社会を実現する超低電圧デバイスプロジェクト成果報告会」を開催した。同プロジェクトは、2010~2014年度の5年間の研究開発事業で、論理回路、1次メモリ、高速ストレージ、大容量ストレージといった情報処理装置の各階層に最適化した超低電圧デバイスの実現をめざす。

ポスターセッション会場 (つくば国際会議場)

具体的には、磁性変化デバイス、相変化デバイス、原子移動型スイッチ、三次元ナノカーボン配線・材料、ナノトランジスタ構造デバイスの開発に取り組む。デバイスの試作と検証には、産業技術総合研究所のスーパークリーンルームをはじめ、つくばイノベーションアリーナ(TIA-nano)の研究開発設備が活用されている。

以下、報告会で発表されたこの1年間の成果についてまとめる。

磁性変化デバイス

磁性変化デバイス(スピン注入型MRAM)は、磁気トンネル接合(MTJ: Magnetic Tunnel Junction)を構成する二層の強磁性体の磁化の向きを制御して抵抗を変化させることで情報を記憶する不揮発性メモリ。二層の磁化方向が平行のときは低抵抗状態、反平行のときは高抵抗状態となるので、これを0/1のデジタル信号に対応させる。磁性変化デバイスでは、セルサイズの小型化、リーク電流ゼロ、低電圧動作が実現できる。論理集積回路に混載されているSRAMの代替をねらう。

CoFeシード層の挿入により高品質なMgOを実現 (出所:LEAP)

CMOS基板上の多層Cu配線間へのMTJ集積化 (出所:LEAP)

今年度の主な成果としては、非晶質CoFeB層上にMgO層を成膜するときにCoFeシード層を挿入する新しいMTJ形成法の実証を行った。この方法で、MgOの良好な結晶性とシャープな磁性膜-MgO界面が形成できることが確認された。また、Mg成膜と酸化処理を複数回繰り返してMgO層を形成する分割酸化プロセスを開発した。これらのプロセス技術により、信頼性の高い高品質なMTJを実現。加速試験で1E16回の書き換えと10年間の絶縁耐性が実証された。また、集積化技術として、CMOS基板上の多層Cu配線間へのMTJ埋め込みプロセスの開発・試作・評価を行い、デバイス動作を実証した。

相変化デバイス

相変化デバイスは、ジュール熱による材料の原子状態変化を利用した抵抗変化型の不揮発性メモリ。LEAPでは、GeTe/Sb2Te3超格子相変化膜を用いたデバイスの開発を行っている。ビッグデータ処理などで消費電力の爆発的増大が予想されるデータセンタ向けの高速ストレージとして実用化をめざす。データ書き換え時に流す電流が一方向のユニポーラ動作であるため、バイポーラ型のMRAMやRRAMに比べてセルサイズを小型化できる。

今年度の主な成果としては、300mmウェハー成膜装置でGeTe/Sb2Te3超格子相変化膜構造を形成し、50nm直径のW電極を有するGeTe/Sb2Te3超格子素子の動作確認に成功した。また、従来の相変化材料Ge2Sb2Te5に対して熱拡散防止層を適用して、書き換え電力低減効果を確認。書き換えエネルギーを3.6pJ(電流330μA)を実現した。集積化技術としては、W配線/Siダイオード/相変化膜/W配線のクロスポイント型セルを試作し、正常動作を確認した。

相変化デバイスのしくみ (出所:LEAP)

原子移動型スイッチ

原子移動型スイッチは、Cuイオンのイオン伝導性・電気化学反応を利用した抵抗変化スイッチ。従来のSRAMセルとトランジスタスイッチの機能を1つの原子移動型スイッチで兼用させることができる。これを集積化したプログラマブルロジックでは、従来のFPGAに対して面積および消費電力が1/4に低減される。

今年度の主な成果としては、65nm CMOSへの集積化技術を開発し、スイッチ特性のばらつき低減を実現。スイッチに要求される1000回の書き換え回数と10-10A・s以下の電流速度積を達成した。また、32×32クロスバースイッチおよび3×3プログラマブルロジックアレイの開発を行い、動作実証に成功した。今後は再構成回路の大規模化と信頼性モデル構築に注力するとしている。

原子移動型スイッチの動作原理 (出所:LEAP)

3×3プログラマブルロジックアレイ (出所:LEAP)

三次元ナノカーボン配線・材料

三次元ナノカーボン配線・材料の研究開発では、デバイス微細化による配線抵抗の急増を回避できる低抵抗グラフェン横配線、三次元デバイスに要求される超高アスペクト比での縦方向接続に使えるカーボンナノチューブ(CNT)ビアなどの実現をめざす。

グラフェン横配線については、芝浦工業大学と連携し、臭素のインターカレーションドーピングによって剥離グラフェンを1桁程度低抵抗化し、金属並みの体積抵抗を確認した。グラフェン配線の形成プロセスとしては、触媒段差を起点に成長したグラフェンを反応性イオンエッチング(RIE)によってパターニングして配線化するグラフェンRIE型プロセスと、CMP処理でダマシン加工した触媒部位にグラフェンを成長させる触媒ダマシン型プロセスが検討されている。配線幅を微細化できるグラフェンRIE型が本命だが、開発は触媒ダマシン型のほうが先行しており、特性評価に向けた試作が進んでいる。触媒については、触媒金属(Ni、Co)にRu、Irを添加した耐熱合金触媒によって成長時の触媒凝集が抑制されることを確認した。この耐熱触媒を段差構造に適用することで、グラフェンRIE型において段差からの成長起点制御が行える可能性がある。

高アスペクト比CNTビアについては、CVDによるビアへのNi触媒形成プロセスを開発。ビア底触媒のプラズマ微粒化により、アスペクト比16のビアへのCNT埋め込みを実証した。現在、300mmナノカーボン配線専用TEGを用いて、ナノカーボン成膜・CMP加工・上層電極プロセスの整備を進めている。

カーボン配線の開発目標 (出所:LEAP)

ナノトランジスタ構造デバイス

ナノトランジスタ構造デバイスは、しきい値電圧のばらつきを極小化して低電圧化を実現するデバイス。既存のシリコンCMOSを低電圧化していくと、動作電力の低下とリーク電力の上昇がクロスする0.4V付近でエネルギー効率が最大になるが、この状態で要求性能を満たせる用途は限られている。そこで、基板バイアス電圧でしきい値電圧を制御するSOTB(Sillicon on Thin Buried Oxide)素子によって性能・電力を最適化し、超低電圧でも実用性のある速度でデバイスを動作させることをめざす。今年度の主な成果としては、超低電圧動作向けの基本設計に基づいたトランジスタ試作を行い、低ばらつき目標値(0.1V/5σ)に目途をつけた。また、SOTB/バルクハイブリッド構造用のプロセスを構築し、MbレベルSRAMの0.4V動作にも目途をつけた。(取材/SJN)


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